[数码讨论]老美一个会，芯片以后不用铜和硅了？ [复制链接]

大家听说过 IEDM 吗？

不瞒大家说，直到前两天我收到了一封广告邮件之后，才知道美国在每年的 12 月还会举行这么一个行业峰会。。。

简单来说，IEDM （ 国际电子器件大会， International Electron Devices Meeting ），被誉为半导体领域的 “ 奥林匹克盛会 ” ，会汇集业界巨头（ 英特尔、台积电、三星、IBM 等 ）和各大顶尖高校，坐在一起头脑风暴。

具体都风暴些啥呢？从晶体管结构、到互连材料，业界巨头和学者们不断抛出新的思路，尝试挑战物理的极限，共同指明未来半导体行业的发展方向。

也就是说，芯片未来怎么发展，很大程度上都得看这个会上都聊了啥。

既然突然撞见了，那托尼今天就带大家理理最近的 IEDM 2025 上都有哪些新方向，给大家聊聊芯片未来会怎么进化。

首先，最近两年在 IEDM 上被反复提及的一个议题是，芯片里头的导体：铜要顶不住了。

我们初中物理课上都学过，在材料、长度和温度一定时，导线的电阻与横截面积成反比，简单来说就是导线越细，电阻越大。

还是用经典的高速公路例子给大家解释，原本宽阔（ 导线粗 ）的路上六七辆车（ 电子 ）随便跑，但一旦路变窄（ 导线细 ）了，车（ 电子 ）就跑不动了。

所以芯片铜互连材料也是如此，制程越先进电阻越高，而且铜到了纳米级别之后，电子在狭窄的空间里动不动就会撞到边界、拐弯、减速，电阻会上升得比想象中快得多。

这样一来信号传输慢如蜗牛，功耗还会爆炸。

于是乎，在近几年的 IEDM 大会上，电子行业的大佬们已经开始讨论用钌金属 （ Ru ）去代替现有的铜作为互连材料，而这回大家又围绕着钌金属提出了很多新的路子。

钌单质长这样

先给大家解释一下，为啥大家都看上了钌金属呢？首先是因为在极细的线宽下， 钌的电阻对 “ 变细 ” 这件事儿没那么敏感，比铜更适合做细。

其次是，钌特别适合一种叫 ALD（ 原子层沉积 ） 的工艺。和传统铜互连靠 “ 往里灌再刮平 ” 的电镀工艺不同，ALD 工艺是一层一层地贴，哪怕导电沟槽极度窄和深，也能把钌均匀铺好。

最重要的一点是，这种工艺还能让钌内部的 “ 晶粒排列 ” 更整齐，电子跑起来不容易被反复打断 ——

就好比把原本坑坑洼洼、岔路很多的土路，升级成了平整的柏油路，电阻自然也就降下来了。

这不在 IEDM 2025 会上，来自三星的实验结果表明，在横截面积只有 300 nm² 的超细互连线中，采用这种工艺制造的钌线相比溅射工艺的钌线电阻降低了 46%。

而且这次 imec （ 比利时微电子研究中心 ） 还展示了在 16 nm 间距下（ 可用于A7 ，即 0.7 nm 以下工艺 ）实现的两层钌互连结构，并在 300 mm 晶圆上取得了 95% 以上的良率，这也说明了钌互联可能真的要来了。

解决了互连材料之后就万事大吉了么？nonono，路修好了， “ 车 ” 也得听指挥才行 ——

大家都知道，芯片最底层的逻辑其实就两种状态 —— 通电，或者不通电。

晶体管通过栅极（ 门 ）来控制电流的开与关 （ 1 和 0 ）。但问题是当晶体管小到一定程度的时候，电子就开始胡来了，即便是门关上了，还是会有电子偷溜过去。

电子这样叛逆的后果是，漏电上升、静态功耗飙升、芯片发热变严重，为了温度只能降频、限功耗，性能提升反倒功耗墙卡住了，合着一来二去白忙活。

所以说 IEDM 上提到的另一个重要议题，就是用二维过渡金属硫化物（ 2D TMDs ）去替代原本硅的沟道材料。

托尼给大伙简单解释一下：以往的硅沟道，因为沟道它比较厚，正所谓天高皇帝远，栅极（ 门 ）从上面指挥，远端的路通不通它就管不住了，这底下就容易漏电。

而以硫化钼 MoS₂、硒化钨 WSe₂ 为代表的 2D TMDs 材料，厚度只有几层原子厚，栅极控制起电子就手拿把掐。

不过话说回来， 2D TMDs 相比钌互联来讲还是有点遥远，目前更多的还是在原型研究阶段。

因为 2D TMDs 材料的生长工艺容易把栅极搞坏，过于薄的材料后续也更容易翘边，还得解决低阻接触等等问题，后面要大规模量产还得再沉淀沉淀。

除了以上这两个比较新颖的知识，IEDM 还聊了一些老生常谈的话题，比如新的栅极堆叠方式，也就是门结构。

这个大家可能比较熟悉了，过去的十几年里我们从 FinFET （ 鳍式场效应晶体管 ）到 2nm 工艺的主流结构 GAA（ 环绕栅极 ），晶体管密度不断提高。

但在最近几年的 IEDM 上，一个被越来越频繁提起的新方向就是台积电等巨头反复押注的 CFET（互补场效应晶体管）。

相比过去的晶体管密度横向发展、在土地上建平房的方式， CFET 的思路，则更像是平地起高楼，通过垂直叠加晶体管的方式， 利用三维空间提高晶体管密度。

但是具体的我们今天就不讲了，感兴趣的小伙伴可以自己搜搜看，毕竟 AI 工具现在都这么好用了 （ doge ）。

今儿个虽然给大家絮絮叨叨聊了不少，但这些技术讨论也只是 IEDM 上的冰山一角。。。

在每年的会议里，有人研究材料，有人研究工艺，也有人反复推翻自己前面的结论，再从头来过。每一篇论文背后，都有无数次失败、争论和推倒重来，凝聚着工程师们的心血。

而从更大的视角来看，微电子行业本身，就是人类不断逼近极限、又不断换路前行的缩影。也许大多数名字不会被记住，但正是这群人一次次的头脑风暴，才让整个世界一点点向前推进。

某种意义上，这就是属于电子工程师的 “ 群星闪耀时 ” 。

撰文：小柳

编辑：米罗 & 面线

美编：子曰

图片、资料来源：

techovedas.com

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维基百科

IEDM官网

粤讯

部分图片由AI生成

IEDM 2025深度解析：钌互连、二维材料与CFET——半导体行业如何突破物理极限？
一、IEDM：半导体领域的“奥林匹克”，指明未来技术方向

1. 会议定位  
全称：国际电子器件大会（International Electron Devices Meeting）。  
地位：被誉为半导体领域的“奥林匹克盛会”，汇聚英特尔、台积电、三星、IBM等业界巨头及顶尖高校。  
核心议题：探讨晶体管结构、互连材料等底层技术，挑战物理极限，定义未来5-10年半导体发展方向。

2. 2025年焦点  
互连材料革命：铜互连的物理极限与钌（Ru）金属的替代方案。  
沟道材料创新：二维过渡金属硫化物（2D TMDs）替代硅，解决漏电问题。  
晶体管结构升级：CFET（互补场效应晶体管）推动三维集成，突破密度瓶颈。
二、互连材料革命：铜的“末路”与钌的崛起

1. 铜互连的物理极限  
问题根源：  
导线变细：制程先进化导致铜互连线横截面积缩小，电阻呈指数级上升。  
电子散射：纳米级铜导线中，电子频繁碰撞边界，导致信号延迟与功耗飙升。  
后果：芯片性能受限于“功耗墙”，发热严重，降频成为常态。

2. 钌（Ru）金属的替代优势  
电阻稳定性：钌在极细线宽下电阻对“变细”不敏感，适合高密度互连。  
工艺兼容性：  
ALD（原子层沉积）工艺：逐层沉积钌，均匀覆盖窄深沟槽，避免铜电镀的“灌填”缺陷。  
晶粒排列优化：ALD工艺使钌内部晶粒整齐，电子传输路径更顺畅，电阻降低。  
实验验证：  
三星数据：300 nm²横截面积下，ALD工艺钌线电阻比溅射工艺降低46%。  
imec成果：16 nm间距下实现两层钌互连，300 mm晶圆良率超95%，量产可行性提升。

3. 产业影响  
技术路线：钌互连可能成为0.7 nm以下工艺的标配，推动先进制程落地。  
竞争格局：掌握ALD钌工艺的企业（如三星、imec）将占据互连材料技术制高点。
三、沟道材料创新：二维材料破解漏电难题

1. 硅沟道的局限性  
厚度问题：传统硅沟道较厚，栅极对远端电子控制力弱，导致漏电。  
后果：静态功耗上升，芯片发热严重，性能提升受限。

2. 二维过渡金属硫化物（2D TMDs）的突破  
材料特性：  
超薄结构：如硫化钼（MoS₂）仅几层原子厚，栅极可精准控制电子。  
高迁移率：电子传输效率高，漏电显著降低。  
挑战：  
生长工艺：易损坏栅极结构，材料易翘边。  
低阻接触：需解决金属与2D材料接触电阻问题。  
现状：仍处于原型研究阶段，距离量产需3-5年技术沉淀。

3. 长期意义  
技术替代：若2D TMDs成熟，可能颠覆硅基晶体管，开启后摩尔时代。  
应用场景：低功耗芯片（如物联网、AI加速器）将率先受益。
四、晶体管结构升级：CFET开启三维集成时代

1. 历史演进  
FinFET（鳍式场效应晶体管）：2011年英特尔引入，通过“鳍”结构提升栅极控制力。  
GAA（环绕栅极晶体管）：2nm工艺主流结构，栅极全方位包裹沟道，进一步降低漏电。  
CFET（互补场效应晶体管）：台积电等巨头押注的下一代结构，通过垂直叠加NMOS和PMOS晶体管，实现三维集成。

2. CFET的核心优势  
密度提升：平地起高楼，单位面积晶体管数量翻倍。  
性能优化：缩短互连距离，降低寄生电容，提升开关速度。  
工艺兼容性：基于GAA技术延伸，降低研发风险。

3. 技术挑战  
热管理：三维堆叠导致局部发热，需新型散热材料。  
制造复杂度：多层晶体管对齐精度要求极高，良率控制难度大。  
生态适配：需重新设计EDA工具与IP库，产业协同成本高。

4. 产业影响  
竞争焦点：CFET可能成为1nm以下工艺的关键技术，决定台积电、三星、英特尔的领先地位。  
时间节点：预计2030年前后进入量产阶段。
五、IEDM 2025的深层启示：半导体行业的“极限突破”哲学

1. 技术演进逻辑  
问题驱动：从铜互连电阻到硅沟道漏电，每个瓶颈均催生颠覆性创新。  
跨学科融合：材料科学（钌、2D TMDs）、工艺技术（ALD）、结构设计（CFET）协同突破。  
迭代思维：IEDM论文背后是无数次失败与推倒重来，体现工程化创新的韧性。

2. 未来趋势预判  
材料革命：钌互连与2D TMDs将重塑芯片底层架构，推动制程向0.5 nm以下演进。  
结构创新：CFET代表的三维集成将成为主流，晶体管密度提升进入“垂直时代”。  
生态竞争：技术标准制定权将向掌握核心材料、工艺与IP的企业集中。

3. 对中国半导体的启示  
基础研究投入：需加强在互连材料、二维材料等底层领域的研发，减少对国外专利的依赖。  
工艺协同创新：鼓励设备商、材料商与晶圆厂联合攻关，缩短技术落地周期。  
生态布局：提前参与CFET等下一代技术标准制定，争取国际话语权。
六、结语：电子工程师的“群星闪耀时”

IEDM 2025展示的不仅是技术突破，更是人类对物理极限的持续挑战。从铜到钌，从硅到二维材料，从平面到三维，每一次材料与结构的革新都凝聚着无数工程师的智慧与汗水。或许大多数名字不会被铭记，但正是这群“追光者”的头脑风暴，让芯片性能每18个月翻一番的奇迹得以延续，让整个世界在数字化的浪潮中不断向前。这，便是电子工程师的浪漫与荣耀。

芯片短期内不会完全抛弃铜和硅，但在先进制程中，钌（Ru）作为互连材料、二硫化钼（MoS₂）等二维材料作为沟道的替代方案正在加速推进，标志着芯片材料进入多元化时代 2。

🔍 背景：为什么说“铜和硅顶不住了”？
随着芯片制程进入3nm及以下，传统材料面临物理极限：

铜互连电阻飙升：当铜导线细到纳米级别时，电子频繁碰撞边界导致电阻急剧上升，信号延迟、功耗暴涨，就像窄路堵车2。
硅沟道控制力下降：晶体管尺寸缩小后，栅极对沟道的控制变弱，漏电严重，静态功耗失控，性能提升被“功耗墙”卡住2。
这些问题在半导体行业顶级会议IEDM（国际电子器件大会）上被反复讨论，推动企业寻找新路径2。

🔄 替代方案：哪些材料正在接棒？
材料类型    替代对象    核心优势    当前进展
钌（Ru）    铜互连    电阻对尺寸缩小不敏感，适合超细线宽；可用ALD工艺均匀沉积    三星实验显示，在300nm²截面积下，电阻比溅射工艺降低46% 2
二硫化钼（MoS₂）、硒化钨（WSe₂）    硅沟道    原子级薄层，栅极控制力强，漏电少    处于原型研究阶段，离大规模量产尚有距离 2
碳纳米管、氧化物半导体    沟道材料    高迁移率，低功耗潜力大    实验室验证中，集成难度高
此外，晶体管结构也在革新：

GAA（环绕栅极） 已成为2nm主流；
CFET（互补场效应晶体管） 被台积电等巨头押注，通过垂直堆叠进一步提升密度 2。
💡 关键技术突破如何实现？
钌的ALD沉积工艺：不同于铜的电镀“灌入”，原子层沉积（ALD）像贴膜一样逐层覆盖，即使在极深窄沟槽也能均匀成膜，且晶粒更整齐，电子通行更顺畅2。
新材料与旧产线兼容性：目前重点是让新材料能适配现有制造流程，降低替换成本。例如，钌可作为铜的“衬里”或局部替换，而非全盘重建1。
✅ 结论：芯片真的要告别铜和硅了吗？
不是全面取代，而是关键部位逐步替代。
在可预见的未来：

硅仍将是基底和主体材料，但沟道部分可能被二维材料增强；
铜在较粗导线中仍会使用，但最细的互连层级将由钌等金属主导；
这场变革的核心是“延续摩尔定律”，通过材料+结构双重创新，继续提升性能与能效 2。
美国在IEDM等平台引领这些讨论，反映出其在前沿研发上的布局，但中国也在RISC-V架构、成熟制程优化、国产AI芯片等领域另辟蹊径，形成多线并行的竞争格局